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电路中时序要求  

2010-12-29 22:02:30|  分类: 硬件 |  标签: |举报 |字号 订阅

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在设计中,对时序的处理也许是最为关键的一个环节了。
举个例子,如果给定的处理器有一个150ns的时钟周期,而存储设备需要其中的120ns来完成发起访问到数据 传输的工作,那么只有将时钟做起最初的30ns留给胶合层逻辑电路(介于处理器和其他设备之间的接口逻辑电路),用以处理处理器信号。一个74LS系列的TTL门电路典型的传输延迟为10ns。因此,在例子中可以使用两个以上的74LS门电路来实现地址解码电路,以便满足时间的要求。
在很多电路都中,都会看到有74系列的IC的典型接法,其一就有这个作用,还有就要看具体的IC是什么门电路了。
所以要注意要加的IC要加上去,或者不该加的尽量别加。免得影响时序。

同步处理器的存储器周期大小固定,所有处理器时序与时钟直接相关。假定系统内的所有设备都能被访问,而且能在给定的存储周期内作出响应。如果系统中某一设备的响应时间大于存储器周期所允许的时间,就需要增加逻辑电路来暂停处理器的访问,以使慢速设备有足够的响应时间。处于暂停状态时的每个时钟周期都称为等待状态。一旦慢速设备准备就绪,处理器再由逻辑电路释放,继续执行存储器周期。这种暂停处理器来同步慢速设备的方法称为插入等待状态;使处理器处于等待状态的电路就被称为等待状态产生器,它可以由一组触发器(触发器的功能是一个简单的计数器轻易地产生) 。该产生器由处理器的输出激活,以表明存储器周期的开始,并且在每个存储周期结束时复位,从而返回一个已知状态。 (还有一些处理器内置有可编程的等待状态产生器。 )

而对于异步处理器来说,在给定的几个时钟周期内,它不会终止其存储器周期。相反,它等待来自外设或辅助逻辑电路的传输确认,以判断它所访问的外设是否有足够的时间在存储周期内完成操作。换句话说,处理器能够在存储周期内自动插入若干等待状态,直到待访问的设备准备就绪。如果处理器没有收到确认,就会无限期地等待。

因而,很多计系统在使用异步处理器时,都会用一个附加的逻辑电路来协同工作。当一个存储周期太长(即有可能不能终止)时,它就将处理器重启。异步处理器还能作为同步处理器使用,只要把确认线固定为激活状态即可,之后它假定所有的设备都能与之同步,即在运行时无需插入等待状态。

绝大部分的微控制器都是同步的,而大部分大型处理器则是异步的。
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